2025年60进制计数器代码（2025年60进制计数器到40自动清零）

编程实现60进制的计数器,要求带复位清零,用CLR表示,高电平有效,输出带...

1、可以用一片74LS161芯片和适当的逻辑门电路来构成一个60进制计数器。74LS161是一个4位同步二进制计数器，可以方便地实现0到15的计数。为了实现60进制计数，我们需要将两片74LS161级联，并添加适当的逻辑电路。首先，将第一片74LS161（称为计数器A）设置为模10计数器。

2、利用两片74160组成的同步60进制递增计数器如图4-1所示，其中个位计数器（C1）接成十进制形式。十位计数器（C2）选择QC与QB做反馈端，经与非门输出控制清零端（CLR’），接成六进制计数形式。

3、对于扩展计数器的构建，通常会将4个74LS160主从触发器级联，通过连接适当的进位和选通信号，形成一个完整的60进制计数器。同时，零复位和置9输入端可以确保计数器在需要时清零或预置特定数值。整体设计中，要确保各个端口的信号正确同步和控制，以实现预期的60进制计数功能。

如何用74LS160设计同步六十进制计数器?

用两片74LS160芯片设计一个同步六十进制计数器可使用同步级联、异步清零方式实现。其中个位计数为十进制形式。个位与十位计数器之间采用同步及连方式，个位计数器的进位信号连接到十位计数器的使能端EP，或ET，或EP、ET的并联，完成个位对十位计数器的进位控制。

用74LS160构成同步六进制计数器，用预置数法。当计数到最大数5，即0101时，将QQ0接到与非门产生置数信号，输出接到LD引脚上，将预置数DDDD0的全0值送入计数器，实现从0000重新开始计数。EP、ET、RD端全加高电平1。逻辑图如下图所示，是用手机画的图，不好画。

ls160为十进制同步加法计数器，同步就是要受到时钟信号的控制——清零和置数，附加功能有进位输出端、置数端、清零端，还有置数输入端状态输出及时钟信号端口，其余端口暂可不用。那么根据以上端口可以利用反馈置“ 0”反馈复位）实现。

LS160芯片作为同步十进制计数器，具备快速计数和同步功能，包括直接清零、置数控制以及二极管箝位输入。在设计60进制计数器时，要根据60的二进制表示（1100）来配置各个触发器和进位逻辑，可能还需要额外的选通逻辑来实现除2和除5的计数周期。

真值表相同的CD4520和CD4518实现的六十进制计数器从电路原理图上看有...

CD4518/CC4518是十进制（8421编码）同步加计数器，内含两个单元的加计数器，其功能表如真值表所示。每单个单元有两个时钟输入端CLK和EN，可用时钟脉冲的上升沿或下降沿触发。

cd4520是MOS系列的电路，是四位二进制的加法计数器，而且只一个1有效的复位端MR，所以，要改成m=9的计数器，只能用反馈清0法，利用计数到9时，用一个2输入的与门产生一个复位信号，加到MR复位端。电路如下：下图是仿真图，这是计数到最大数8时的截图。

时钟电路做信号源，左上角就是一滤波电路。2，本图中所有接电源端电容都是用作滤波，只有C1是做时间常数。3，RST是清零端，只有置0时CD4520才开始计数。

图60是以CD4024为代表的7位二进制串行计数器/分配器电路图，其特点是IC内部有7个计数级，每个计数级均有输出端子，即Q1～Q7。CD4024计数工作时，Q1是CP脉冲的二分频；Q2又是Q1输出的二分频……，所以有频率fQ7= fcp。CD4024也可扩展更多的分频。

怎样才能实现60进制计数器?

可以用一片74LS161芯片和适当的逻辑门电路来构成一个60进制计数器。74LS161是一个4位同步二进制计数器，可以方便地实现0到15的计数。为了实现60进制计数，我们需要将两片74LS161级联，并添加适当的逻辑电路。首先，将第一片74LS161（称为计数器A）设置为模10计数器。

用两片74LS161芯片，一片控制个位，为十进制；另一片控制十位，为六进制。个位的最高位0，接十位的CP，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q由1变为0，相当于一个下降沿，使十位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为0000。

用两片74LS160芯片设计一个同步六十进制计数器可使用同步级联、异步清零方式实现。其中个位计数为十进制形式。个位与十位计数器之间采用同步及连方式，个位计数器的进位信号连接到十位计数器的使能端EP，或ET，或EP、ET的并联，完成个位对十位计数器的进位控制。

可以表示为16乘以3再加上11，即60=16*3+11。因此，我们需要使用两个74LS161芯片来构建这个计数器。首先设置低位芯片（即第一个芯片），它的CET和CEP引脚应该接高电平“1”，CP引脚连接时钟信号，P0、PPP3引脚接地，R非引脚接高电平“1”。