VERILOGASSIGN（verilogassign用法）

Verilog时序逻辑电路设计可以写assign语句吗?

1、reg是always块里用的，要用在时序逻辑里，不能用组合逻辑assign定义。always@（posedge clk&a）一般没有这么写的。

2、持续赋值assign 如 assign c=a过程赋值 有非阻塞赋值=和阻塞赋值=，非阻塞赋值在整个过程块结束时完成赋值，阻塞赋值在语句结束就立即完成赋值，所以在always @（posedge clk）中非阻塞赋值会落后一个时钟周期。通常时序逻辑采用非阻塞赋值=，组合逻辑采用阻塞赋值=。

3、assign 语句后的赋值会生成组合逻辑，也就是从b到a会生成一条导线，将他们连接，b的值如果改变，a的值同时也会改变；a=b 这种赋值方式为“非阻塞赋值”，这种方式是等所在的begin...end块执行完毕后，才会把b的值赋给a，在这之前，a的值仍然保持原值。

Verilog中的assign以及always

1、reg是always块里用的，要用在时序逻辑里，不能用组合逻辑assign定义。always@（posedge clk&a）一般没有这么写的。

2、是。assign语句是在Verilog中用于描述组合逻辑的语句，使用阻塞赋值。在Verilog中，assign语句与always语句一样，是并行执行的。并行执行意味着在同一个时间步内，所有的assign语句都会执行，而不是按照顺序逐个执行。这使得assign语句非常适合描述组合逻辑，组合逻辑中的各个部分是独立的，可以计算。

3、assign表示连续赋值，且被赋值的变量只能是wire型的。

4、兄弟，在verilog语法里有两种语句模块：一种是always块 ，另外一种是assign块 无论你写什么 ，多需要写在这个两个块里。否则是不被承认的，是没有“名分”的。

Verilog中使用assign连接的两个信号在时序仿真的波形应该是一样的吗...

时序仿真使用的仿真器和功能仿真使用的仿真器是相同的， 所需的流程和激励也是相同的； 惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。

assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。

assign 是连接命令，指的是两个信号相连，如assign a=b；指把信号a和信号b相连。在实现的时候就是直接把a信号和b信号用一根线连接。

仿真波形是没有问题的，你既然做了时序仿真就应该知道和rtl的区别吧？rtl是不考虑延迟的，延迟来自很多种，最直观的一种就是走完一段距离总是会需要一些时间的，虽然你同时对3条线赋值或驱动，但这三条线的长短不同，导致时延不一致。

还需要其他信号触发才行 如果你只使用一个start去触发寄存器初始化，需要第二次触发才能初始化成功。或者，你可以在定义分数寄存器时，先定一个默认值。完成开机初始化。或者你再引入个clk信号，clk信号负责检测start是否为高电平，然后触发初始化。

assign表示连续赋值，且被赋值的变量只能是wire型的。